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Switch Default Settings
SW1 Configuration: SerDes CLK
SW1.1-SW1.4: SerDes Reference Clock
? Sets reference clock value for MPC8569 SerDes module.
? Sets reference clock values for external PEX/SRIO/SGMII interfaces.
? (Default) 100 MHZ and no spread.
ON ’0’
1
2
3
4
FSEL0
FSEL1
SSC0
SSC1
FSEL0
0 (ON)
1 (OFF)
FSEL1
0 (ON)
0 (ON)
Q0:Q1
25 MHz
100 MHz
SSC0
0 (ON)
1 (OFF)
SSC1
0 (ON)
0 (ON)
SPREAD%
CENTER +/- 0.25
DOWN -0.5
0 (ON)
1 (OFF) 125 MHz
0 (ON) 1 (OFF)
DOWN -0.75
1 (OFF) 1 (OFF) 25 OMHz
1 (OFF) 1 (OFF)
NO SPREAD
SW5 Configuration: DDR3
SW5.1- SW5.3: DDR Complex Clock PLL Ratio
? Establish clock ratio between SYSCLK input and DDR complex clock.
ON ’0’
1
2
3
4
5
6
7
8
NOTE!
CLK_PLL0
CLK_PLL1
CLK_PLL2
FB SEL
TYPE
MODE
SPEED
FIX
Value (Binary)
000
001
010
011
100
101
110
111
DDR Complex Clock:
SYSCLK Ratio
3:1
4:1
5:1
6:1
8:1
10:1
(Default) 12:1
Synchronous Mode*
Switch positions related
to DDR2 usage are
marked with the symbol:
Freescale Semiconductor
*Synchronous mode: DDR data rate = CCB clock.
SW5.4: DDR PLL Feedback Select
? ‘0’: Local/Shorter feedback path selected
? ’1’: (Default) Longer feedback path selected (matches insertion delay of DDR,QE and
Platform
SW5.5: DDR SDRAM Type
? ‘0’: (Default) DDR3, 1.5V, CKE low at reset.
? ’1’: DDR2, 1.8V, CKE low at reset.
SW5.6: DRAM Mode
? ‘0’: Primary and secondary DDR is enabled (32-bit width data bus).
? ‘1’: (Default) Primary DDR is enabled (64-bit width data bus); secondary DDR is disabled.
SW5.7: DDR Speed
? ‘1’: (Default) DDR clock frequency < 500MHz.
? ‘0’: DDR clock frequency > or = to 500MHz.
SW5.8: Disables DDR2 Phase Reset Logic
? ‘0’: DDR controller disables MCKE at reset; a few cycles later MCK is disabled.
? ’1’: (Default) At reset, DDR controller simultaneously disables MCK and MCKE.
MPC8569E-MDS-PB Hardware Getting Started, Rev. 3.1
9
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